L'évolution de la technologie pousse la micro-électronique à des contraintes dimensionnelles de plus en plus restrictives. La taille des transistors diminue constamment, et leur densité sur les puces double tous les 18 mois, en suivant la loi de Moore. Les procédés de fabrication des puces se doivent d'être précis, avec des fenêtres de procédés de l'ordre de quelques dizaines de nanomètres. La nanotopographie sur un wafer est devenue critique pour le procédé de photolithographie, et l'intégration d'analyse de mesures de nanotopographie dans les procédés de fabrication est un enjeu grandissant. La thèse se propose d'intégrer les mesures de l'outil de mesure PWG de KLA dans l'écosystème des données déjà existantes à STMicroelectronics en appréhendant les composantes de la mesure, en réalisant un modèle prédictif de la topographie à l'échelle de la puce, puis en transformant ces données pour les rendre plus intelligibles, pour des réseaux de neurones comme pour les ingénieurs.